Hem | Produkter | Tjänster | GM-Portalen | Om Företaget

Senaste version

8.2

Datablad

Active HDL

Aldec Active-HDL Designer Edition

Komplett, kraftfull miljö för simulering och verifiering vid FPGA konstruktion

Aldec® Active-HDL™ är ett verktyg för inmatning och simulering av digital konstruktion och innehåller alla nödvändiga funktioner som FPGA konstruktören behöver för att framgångsrikt konstruera och verifiera sina konstruktioner. Genom att använda Active-HDL har konstruktören en rationell konstruktionsmiljö, som reducerar tiden för simulering och verifiering, till ett attraktivt pris.

                       Block Diagram Editor          State Diagran Editor           HDL Editor                    Waveform Viewer

Simulering med höga prestanda och stöd för flera språk

Active HDL innehåller en RTL-simulator med höga prestanda som klarar flera olika språk och som är dubbelt så snabb som FPGA-tillverkarnas simulatorer. När dina krav ökar innebär Aldec´s skalbara lösning att du kan öka simuleringshastigheten för att klara den ökade komplexiteten. Avancerade optioner är också tillgängliga för optimering av simuleringshastigheten och rapportering av kod. Förutom VHDL och Verilog kan kan simulatorn också konfigureras för att stöda Systemverilog (design subset, assertions eller full language), SystemC och EDIF. Active-HDL ger fullt stöd för IEEE 1076-1993 och IEEE 1076™-2002 VHDL standarderna, samt det mesta av IEEE 1076™-2008 Standarden.

Projekthantering och interface till FPGA-tillverkare

Med kraftfulla funktioner för projekthantering hjälper Active-HDL dig att ha kontroll över konstruktionsprocessen och interfacet till FPGA-tillverkarens verktyg genom att använda ett enda användargränssnitt. FPGA Design Flow Manager klarar många FPGA-teknologier och kontrollerar simulering, syntes och implementation för de ledande FPGA-tillverkarna såsom Actel™, Altera®, Lattice®, Quicklogic®, Xilinx®, samt över 87 andra populära EDA program. Revisionskontrollen medger att olika versioner av konstruktionen kan hanteras direkt från Active-HDL. Dessutom kan konstruktörerna spåra ändringar som gjorts i konstruktionen och se skillnader mellan flera olika versioner av källkoden samt ta tillbaka äldre versioner när som helst.

Funktioner:  

• Kraftfull, mixed-language RTL simulator

• Stöd för: VHDL, Verilog, System Verilog, SystemC

• Ett flertal olika möjligher för konstruktionsinmatning

• Full integration med verktyg från FPGA-tillverkarna

• Skalbar lösning som stöder ökande krav

• Automatisk generering av testbänkar

• Avancerad debugg och kodtäckning

• Import/export av konstruktioner

• Många olika export möjligheter inklusive HTML och PDF

• Fungerar på operativsystemen Microsoft® Windows® 2000, 2003, XP, and Windows Vista®

Aldec Inc. utvecklar och levererar programvara för verifiering av elektronikkonstruktioner. Företaget specialiserar sig på konstruktionshjälpmedel och verifieringsteknologi med inriktning på komplexa FPGA konstruktioner. GATEline marknadsför Active HDL i Sverige, Norge och Finland.

www.aldec.com

Sök på vår sida: