|
|
Aldec Active-HDLAldec® Active-HDL™ är ett verktyg för inmatning och simulering av digital konstruktion och innehåller alla nödvändiga funktioner som FPGA konstruktören behöver för att framgångsrikt konstruera och verifiera sina konstruktioner. Genom att använda Active-HDL har konstruktören en rationell konstruktionsmiljö, som reducerar tiden för simulering och verifiering, till ett attraktivt pris. Simulering med hög prestanda och stöd för flera språk.Active-HDL innehåller en RTL-simulator med höga prestanda som klarar flera olika språk och som är dubbelt så snabb som FPGA-tillverkarnas simulatorer. När dina krav ökar innebär Aldec´s skalbara lösning att du kan öka simuleringshastigheten för att klara den ökade komplexiteten. Avancerade optioner är också tillgängliga för optimering av simuleringshastigheten och rapportering av kod. Förutom VHDL och Verilog kan kan simulatorn också konfigureras för att stöda Systemverilog (design subset, assertions eller full language), SystemC och EDIF. Projekthantering och interface till FPGA-tillverkare.Med kraftfulla funktioner för projekthantering hjälper Active-HDL dig att ha kontroll över konstruktionsprocessen och interfacet till FPGA-tillverkarens verktyg genom att använda ett enda användargränssnitt. FPGA Design Flow Manager klarar många FPGA-teknologier och kontrollerar simulering, syntes och implementation för de ledande FPGA-tillverkarna såsom Actel™, Altera®, Lattice®, Quicklogic®, Xilinx®, samt över 87 andra populära EDA program. Revisionskontrollen medger att olika versioner av konstruktionen kan hanteras direkt från Active-HDL. Dessutom kan konstruktörerna spåra ändringar som gjorts i konstruktionen och se skillnader mellan flera olika versioner av källkoden samt ta tillbaka äldre versioner när som helst. Funktioner:
|
